삼성전자가 업계 최초 ‘12단 3D-TSV(3차원 실리콘 관통전극, 3D Through Silicon Via)’ 기술을 개발했다. 반도체 완제품을 만드는 패키징 기술 가운데 가장 난이도가 높은 기술이다.
지금까지 반도체 제작 시 금선(와이어)으로 내부 칩을 연결했다. 삼성전자 12단 3D-TSV는 칩 상하단에 머리카락 굵기의 1/20 수준인 수㎛ 직경의 전자 이동 통로 6만개를 만들어 연결한다. 종이의 절반 이하 두께로 가공한 D램 팁 12개를 수직으로 연결해야 할 정도로 만들기 어렵다.
삼성전자는 기존 8단 적층 HBM2 제품과 동일한 패키지 두께(720㎛, 업계 표준)를 유지하면서 12개의 D램 칩을 신제품에 적층한다. 규격 및 크기가 바뀌지 않으므로 설계 변경 없이 더 성능이 우수한 고용량 제품을 사용할 수 있게 된다.
기존 고대역폭 메모리에 12단 3D-TSV 기술을 적용하면 용량이 1.5배가량 늘어난다. 16Gb D 램 칩에 적용하면 24Gb HBM 고대역 메모리를 만들 수 있다. 현재 시장 주류인 8단 8Gb보다 용량이 3배 크다.
백홍부 삼성전자 DS부문 TSP총괄 부사장은 "인공지능, 자율주행, HPC(High-Performance Computing) 등 다양한 응용처에서 고성능을 구현할 수 있는 최첨단 패키징 기술 12단 3D-TSV로 반도체 패키징 부문 초격차 기술 리더십을 이어가겠다"고 말했다.
관련기사
- 신학철 LG화학 부회장 "전기차 배터리는 제 2의 반도체…제패 위해 소·부·장 상생 강화"
- 인텔, 첫 AI 전용 주문형 반도체 '너바나 NNP' 공개
- SK하이닉스 도쿄에 이미지센서 R&D 센터…반도체 사업 다각화 모색
- 日 반도체 전문기자 "韓 소재 자립까지 中 가만히 있겠나"
- "반도체 소재 국산화 성공 비결은 운 아닌 실력"
- 네이버, AI 반도체 스타트업 퓨리오사AI에 후속투자
- 서울반도체 3분기 영업익 57%↓ 120억원…재고·중국산 저가 공세
- 삼성 "1억화소 센서·5㎚·6세대 V낸드 등 반도체 기술 리더십으로 2020년 준비"
- 12회 반도체의 날…산·학·연 관계자 우려 속 '위기 돌파' 다짐
- 특허소송 '끝판왕' 이정훈 서울반도체 회장…그의 전쟁은 끝나지 않았다
- 삼성전자, 반도체·AI 등 미래기술에 330억 투자