삼성전자와 SK하이닉스가 ‘4F² VG(Vertical Gate)’와 ‘3D D램’ 등 차세대 기술을 앞세워 미래 D램 시장 주도권 경쟁에 돌입했다. 미세공정의 물리적 한계에 직면한 가운데, 수직 적층과 구조 혁신을 통해 AI 시대의 고성능·고용량 메모리 수요에 대응하겠다는 전략이다.
SK하이닉스는 10일 일본 교토에서 열린 ‘IEEE VLSI 심포지엄 2025’에서 수직 게이트 기반 ‘4F² VG(Vertical Gate)’ 플랫폼과 3D D램을 함께 개발해 향후 30년 기술 기반을 선점하겠다는 로드맵을 밝혔다.
IEEE VLSI 심포지엄은 세계 최고 권위의 학술대회로 꼽힌다. 차세대 반도체와 AI칩, 메모리, 패키징 등 최첨단 연구 성과가 발표되는 자리다. 매년 미국과 일본에서 번갈아 열리며 올해는 12일까지 일본 교토에서 열린다.
차선용 미래기술연구원장(CTO)은 “기존 평면 D램 구조로는 10나노 이하 공정에서 성능·용량 개선에 한계가 뚜렷하다”며 “이를 돌파할 해법으로 4F² VG 플랫폼과 3D D램 기술을 준비하고 있다”고 밝혔다.
‘4F² VG 플랫폼’은 트랜지스터 게이트를 수직으로 세우고 그 주위를 채널이 감싸는 구조다. 셀 면적을 6F²에서 4F²로 줄이고, 회로부를 셀 아래에 배치하는 웨이퍼 본딩 기술을 적용함으로써 집적도는 물론 전기적 특성도 크게 향상될 수 있다. SK하이닉스는 이를 통해 고속·고집적·저전력 특성을 동시에 갖춘 차세대 D램 실현을 목표로 하고 있다.
차 CTO는 또 다른 핵심 축으로 3D D램도 제시했다. 기존 2D 평면 셀을 수직으로 쌓는 방식으로 면적 효율을 극대화하는 기술이다. 제조 비용이 적층 수에 따라 증가할 수 있다는 우려에도 SK하이닉스는 기술 혁신을 통해 경제성을 확보할 계획이다. 핵심 소재·구성 요소의 고도화와 함께 장기적 D램 기술 진화를 위한 기반을 구축하겠다는 청사진이다.
행사 마지막 날인 12일에는 박주동 SK하이닉스 부사장(차세대 D램 TF)이 직접 VG와 웨이퍼 본딩 기술을 적용한 전기적 특성 검증 결과를 발표할 예정이다.
삼성전자는 SK하이닉스보다 먼저 2030년 3D D램 상용화를 선언한 적이 있다.
김경륜 삼성전자 DS부문 메모리 전략마케팅실(당시 메모리 상품기획실) 상무는 2024년 5월 사내 기고를 통해 “10나노 이하 D램에 수직 채널 트랜지스터(VCT)를 적용한 새로운 구조 개발이 진행 중이다”라며 “2030년에 이 기술을 상용화할 계획이다”라고 밝혔다.
삼성전자의 3D D램은 셀을 수직으로 적층해 동일 면적 대비 저장 용량을 대폭 늘리는 개념이다. 기존 평면형 D램 구조의 한계를 극복하고, AI 연산 처리에 필수적인 고용량·고속 메모리 수요에 대응한다는 전략이다. 삼성전자는 2024년 3월 글로벌 메모리 학회 ‘멤콘(MEMCON) 2024’에서도 관련 로드맵을 공개하며 기술 자신감을 드러냈다.
김 상무는 “AI 기술 성장에는 메모리 반도체 발전이 필수적이고 시스템 고성능화를 위한 고대역폭, 저전력 메모리는 물론 새로운 인터페이스와 적층 기술도 요구되고 있다”며 3D D램 기술 개발의 필요성을 강조했다.
이광영 기자
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