삼성전자가 차세대 고대역폭 메모리(HBM4)에 탑재될 10나노미터(㎚)급 6세대(1c) D램 수율을 최근 빠르게 끌어올리며 연내 HBM4 양산에 청신호를 켰다. 과감한 재설계 결정과 공정 최적화 작업이 수율 개선을 이끌었다는 평가가 나온다.
18일 삼성전자 내부에 정통한 관계자를 인용하면 삼성전자는 최근 HBM4용 1c D램 웨이퍼 수율을 콜드 테스트 기준 약 40%, 핫 테스트 기준 50~60% 수준까지 개선했다. 10나노급 D램 공정 기술은 ‘1x(1세대)·1y(2세대)·1z(3세대)·1a(4세대)·1b(5세대)’ 순으로 개발된다. 6세대인 1c 공정으로 갈수록 선폭이 좁아 공정 난도가 기하급수적으로 오른다.
이 관계자는 “1년 전만 해도 1c D램의 콜드 테스트 수율이 거의 0%에 가까웠던 점을 고려하면 최근 수율은 고무적인 성과다”라고 설명했다. 모바일용 1c D램 수율의 경우 HBM4용보다 약 10%포인트씩 높은 것으로 알려졌다.
콜드 테스트는 칩을 극저온 상태에서 동작시켜, 회로의 전기적 특성과 안정성을 점검하는 신뢰성 테스트다. 저온 환경에서 발생할 수 있는 타이밍 오류나 동작 불량 여부를 평가하며, 회로 설계와 공정 일관성이 수율에 큰 영향을 미친다.
삼성전자는 회로 밀도와 열 설계를 조정하는 방식의 설계 변경을 통해 전류 흐름과 열 방출 특성을 개선했다. 그 결과 공정 일관성과 제품 안정성을 함께 확보할 수 있었다. 실제 설계 변경 이전에는 핫 테스트에서 일정 수율이 확보되더라도 콜드 테스트에서 거의 전량이 불량 판정을 받은 것으로 나타났다.
이는 지난해 10나노급 4세대(1a) D램에 이어 1c D램에서도 과감한 설계 재구성을 지시한 전영현 DS부문장(부회장)의 결단이 주효했다는 평가가 나온다. 삼성전자는 전 부회장 복귀 이후 공정 효율성보다 수율과 제품 안정성을 우선하는 전략으로 전환하며, 미세공정 기술력의 균형점을 찾은 분위기다.
여기에 삼성전자는 HBM4 패키지 정렬 공정을 정밀하게 보완하고, 테스트 과정에서 열 분산 균일도를 개선하는 등 공정 최적화 작업도 병행한 것으로 전해진다. 다층 구조의 HBM 특성상 미세 정렬 오차나 열 집중이 불량률을 높이는 주요 원인이기 때문이다.
삼성전자는 4월 30일 열린 올해 1분기 실적 콘퍼런스콜에서 하반기 양산을 목표로 HBM4 개발을 진행하고 있다고 밝혔다. 이를 위해 3분기 내부 양산 승인(PRA) 과정을 거쳐 4분기 실제 양산을 위한 1c D램의 수율 확보에 만전을 기할 계획이다.
삼성전자 내부에 정통한 한 관계자는 “HBM4의 실제 양산이 가능하도록 연내 1c D램 수율을 콜드 테스트에서 60%, 핫 테스트에서 70~80% 수준까지 끌어올린다는 게 내부 목표다”라고 언급했다.
HBM4는 삼성전자뿐 아니라 SK하이닉스, 마이크론이 글로벌 패권을 두고 경쟁을 펼친다. SK하이닉스와 마이크론은 이미 HBM4 샘플을 엔비디아에 전달해 올 하반기부터 양산에 돌입할 계획이다. 삼성전자는 최근 AMD에 HBM3E 12단을 납품하는 데 성공했고, HBM4 경쟁에서도 반전을 노리고 있다.
이광영 기자
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